基調講演I　10:05-10:35
『 大規模ＳＯＣ設計効率向上のためのシステムレベル・高位設計手法の取組みと課題 』
　株式会社ルネサステクノロジ　設計開発本部　設計技術統括部
　主管技師長　多田 修 氏

講演概要：
近年のSoCの大規模化、複雑化により、その開発には膨大な設計工数が必要となっている。また、仕様の複雑さ、ソフト比率の増大もあり、仕様からクリーンRTLを作るまでのシステムレベル設計工程に占める設計工数の比率が半分以上を占めるようになっており、従来からいわれているシステムレベル設計、ソフト－ハード協調設計・協調検証が益々重要である。
このような背景をもとに、ルネサスが取り組んでいるシステムレベル / 高位設計・検証手法を中心とした設計効率化の概要と考え方、システムレベル設計手法を導入する上での現場での課題、ＥＤＡツールへの期待を提案する。

基調講演II　15:30-16:05
『 SystemVerilog検証メソドロジの導入のコツとメリットについて 』
　株式会社ベリフォア
　チーフアーキテクト　榊原 泰徳 氏

講演概要：
RTLの検証品質及び検証効率の向上を実現し、再利用可能な検証環境を構築するために、OVMやVMMといったSystemVerilogを用いた検証メソドロジが注目されています。従来のVerilogベースの検証環境からSystemVerilogベースの検証環境に移行する際における制約付きランダムの適用や機能カバレッジなどの効果的な方法について、例を交えながら説明し、検証効率化と再利用性を高める為の検証メソドロジの適用方法についてご紹介します。